片上-片间互连的神经网络芯片硬件架构设计方法及系统

本发明提供了一种片上‑片间互连的神经网络芯片硬件架构设计方法及系统，针对算力划分、缓存层次结构设计进行硬件架构探索，在探索过程中针对神经网络中最为重要的卷积层进行计算和数据访存建模，从而得到芯片延时性能、能量消耗指标。基于探索得到的各层次规模配置，针对常见拓扑进行评估，并探索了适用于神经网络通信流量的互连拓扑。通过芯片规模、缓存层次及片上互连拓扑的研究，得到完整的基于片上‑片间互连的神经网络芯片硬件架构。最终设计的神经网络芯片硬件架构优化了系统延时与能量，达到了低延迟、高能效的目标。